晶体管作为芯片的核心元器件，更小的栅极尺寸能让芯片上集成更多的晶体管，并带来性能的提升。Intel公司创始人之一的戈登·摩尔（Gordon Moore）在1965提出：“集成电路芯片上可容纳的晶体管数目，每隔18-24个月便会增加一倍，微处理器的性能提高一倍，或价格下降一半”，这在集成电路领域被称为“摩尔定律”。过去几十年晶体管的栅极尺寸在摩尔定律的推动下不断微缩，然而近年来，随着晶体管的物理尺寸进入纳米尺度，漏电流增大、静态功耗增大等短沟道效应越来越严重，这使得新结构和新材料的开发迫在眉睫。根据IRDS 2021报告，目前主流工业界晶体管的栅极尺寸在12 nm以上，如何促进晶体管关键尺寸的进一步微缩，引起了业界研究人员的广泛关注。

图1. 随着摩尔定律的发展，晶体管栅长逐步微缩，本工作实现了亚1纳米栅长的晶体管。

图2. 亚1纳米栅长晶体管器件工艺流程，示意图，表征图以及实物图。

学术界在极短栅长晶体管方面做出了探索。2012年，日本产业技术综合研究所在国际电子器件大会（IEDM）报道了基于绝缘衬底上硅实现V形的平面无结型硅基晶体管，等效的物理栅长仅为3纳米。2016年，美国的劳伦斯伯克利国家实验室和斯坦福大学在《科学》（Science）期刊报道了基于金属性碳纳米管材料实现了物理栅长为1纳米的平面硫化钼晶体管。为进一步突破1纳米以下栅长晶体管，本团队巧妙利用石墨烯薄膜超薄的单原子层厚度和优异的导电性能，通过石墨烯侧向电场来控制垂直MoS2沟道的开关，从而实现0.34纳米的等效物理栅长。通过在石墨烯表面沉积金属铝并自然氧化的方式，完成了对石墨烯垂直方向电场的屏蔽。再使用原子层沉积的二氧化铪作为栅极介质、化学气相沉积的单层二维二硫化钼薄膜作为沟道。

上述相关成果以“具有亚1纳米栅极长度的垂直硫化钼晶体管”（Vertical MoS2 transistors with sub-1-nm gate lengths）为题，于3月9日在线发表在国际顶级学术期刊《自然》（Nature）上。论文通讯作者为清华大学集成电路学院任天令教授和田禾副教授，清华大学集成电路学院博士生吴凡、田禾副教授、博士生沈阳为共同第一作者。清华大学的研究人员得到了国家自然科学基金委、科技部重点研发计划、北京市自然基金委、北京信息科学与技术国家研究中心等的支持。

来源：半导体学报公众号