张钊，男，博士，中国科学院半导体研究所研究员，博士生导师，国家自然科学基金“优秀青年科学基金”获得者，中国科学院高层次人才引进计划入选者，北京市科协青年人才托举工程入选者。

2011年本科毕业于北京邮电大学，2016年博士毕业于中国科学院半导体研究所。2016-2018年在香港科技大学从事博士后研究工作，2019-2020年在日本国立广岛大学任助理教授，2020年底回到中国科学院半导体研究所工作至今。

从事高性能数模混合集成电路及系统的设计技术研究，重点研究高速有线通信收发器芯片（over-112Gbps SerDes/Wireline IC等），高性能时钟生成器集成电路（low-jitter, low-power, wideband PLL/DLL/Frequency Synthesizers），和面向IoT/生物医疗应用的极低电压极低功耗模拟集成电路设计。代表性成果包括：提出了一系列低抖动低功耗时钟生成器技术，首次在小于0.7V的低压下实现了抖动小于60 fs，功耗小于10mW的低抖动低功耗锁相环，满足高速移动通信的高质量数据传输和长待机时间的需求；提出了极低电压时钟生成器新架构与电路技术，首次实现能够在0.25-V极低电压下工作的锁相环，且能效< 10uW/GHz，有效满足自供电传感器节点的应用需求；提出了高能效的SerDes技术，将60Gb/s的SerDes发射器和接收器的能效改善至<1pJ/bit，有效改善数据中心的散热成本。

共发表学术论文40余篇。以第一作者身份（部分兼通讯作者）发表学术论文28篇，包括：集成电路设计顶级和权威期刊IEEE Journal of Solid-State Circuits (JSSC)、IEEE Transactions on Circuits and Systems I: Regular Papers (TCAS-I)、IEEE Transactions on Circuits and Systems II: Express Briefs (TCAS-II)、IEEE Transactions on Very Large Scale Integration Systems (TVLSI)、集成电路设计顶级会议IEEE International Solid-State Circuits Conference (ISSCC)和Symposium on VLSI Circuits (VLSI)。

主持和承担国家自然科学基金优青项目、面上项目，国家重点研发计划项目，北京市科技计划国际合作项目等，还主持多项知名企业横向合作项目。